Все новости от 14 апреля 2006 г.

Метки RFID подвержены DoS-атакам

В ходе испытаний стандартные метки и считыватели RFID первого поколения теряли работоспособность после того, как были перегружены данными, утверждается в отчете сотрудников Университета Эдит Кован в Перте. «В новых метках RFID типа UHF обнаружены уязвимости, и это должно насторожить всех, кто внедряет систему RFID для управления ответственными или связанными с опасностью для человека процессами», — предупреждают сотрудники исследовательской группы SCISSEC при университете.

Многие компании пробуют применять метки RFID в своих цепочках поставок, но в жизненно важных приложениях они пока используются редко. Однако военные в США применяют RFID в системе материально-технического снабжения.

Стандартные метки RFID второго поколения также можно вывести из строя, утверждают исследователи. Эти метки устроены сложнее по сравнению с RFID первого поколения и могут работать с четырьмя разными скоростями.

Метки RFID обнаруживаются считывателем, когда попадают в зону его действия. Считыватель поддерживает связь с метками, переключаясь между каналами в выделенном диапазоне частот (902-928 МГц). Считалось, что это надежно, так как в случае помех считыватель может перейти на другую частоту.

В ходе испытаний австралийские исследователи насыщали частотный диапазон, используемый метками, что не позволяло им соединяться со считывателем. В отчете говорится, что использование скачкообразной перестройки частоты не спасает от DoS-атак, так как метки не способны перестраивать частоту самостоятельно.

Исследователи продемонстрировали, что с расстояния 1 м можно нарушить связь между метками и считывателями, переводя метку в состояние «ошибки связи». Несмотря на то, что при наличии помех считыватели могут перестраивать частоту в пределах выделенной полосы, метки RFID не могут этого делать, так как воспринимают всю полосу как один канал.

В прошлом месяце нидерландские ученые объявили о создании вируса, способного заражать метки RFID. 

 Предыдущие публикации:

 В продолжение темы:

Обсуждение и комментарии

	Им 17 Apr 2006 2:26 AM
Источник: RFID DoS attacks 'proven' (13.04.2006) Ссылки по теме: RFID-управляемые роботы будут править миром? НАТО испытывает технологию RFID для предотвращения огня по своим RFID-технология набирает темп
	Им 17 Apr 2006 2:29 AM
The effect of wire delay on circuit timing typically increases when an existing layout is migrated to a new generation of process technology, because wire resistance and cross capacitances do not scale well. Hence, careful sizing and spacing of wires is an important task in migration of a processor to next generation technology. In this paper, timing optimization of signal buses is performed by resizing and spacing individual bus wires, while the area of the whole bus structure is regarded as a fixed constraint. Four different objective functions are defined and their usefulness is discussed in the context of the layout migration process. The paper presents solutions for the respective optimization problems and analyzes their properties. In an optimally-tuned bus layout, after optimizing the most critical signal delay, all signal delays (or slacks) are equal. The optimal solution of the MinMax problem is always bounded by the solution of the corresponding sum-of-delays problem. An iterative algorithm to find the optimally-tuned bus layout is presented. Examples of solutions are shown, and design implications are derived and discussed. Introduction Interconnect delays have become dominant in CMOS VLSI digital systems as a result of technology scaling [‎1] [2]. In recent generations, wire resistance and cross-capacitance between adjacent wires have become increasingly important in their effect on signal delay. For a given metal layer, wire resistance and cross-capacitance depend on wire width and inter-wire spacing, respectively. Allocation of wire widths and spaces for bus structures under a total area constraint is an important problem in process migration of existing mask layouts (also known as “process shifting”), which often produces excessive wire delays in the new layout. In state-of-the-art technology migration, about 10% improvement in timing of buses is achievable by judicious allocation of wire widths and inter-wire spaces. The strategy of allocating widths and spaces to maximize performance in bus structures was proposed in [‎3] without formal analysis and solution. The nature of this problem allows tradeoff between the resistance of a wire and